引言

隨著科學(xué)技術(shù)的迅猛發(fā)展，電器設(shè)備日新月異，趨向小型化、低功耗、高效率，使開關(guān)電源需求日益增大，對電源的要求越來越高。

開關(guān)電源采用功率半導(dǎo)體器件作為開關(guān)，通過pWM控制開關(guān)的占空比來調(diào)整輸出電壓。根據(jù)定頻控制方式分為電壓型和電流型pWM控制，由于電壓型pWM控制方式具有結(jié)構(gòu)簡單、易于實現(xiàn)等優(yōu)點被廣泛應(yīng)用。圖1所示是電壓控制型開關(guān)電源的原理圖，其中虛框部分是控制芯片內(nèi)部結(jié)構(gòu)。

圖1電壓控制模式開關(guān)電源工作原理圖

從圖中可以看出，控制芯片有一個采用pWM調(diào)制法的電壓閉環(huán)反饋，將電壓誤差放大器放大后的直流信號與恒定頻率的三角斜波進(jìn)行比較。根據(jù)脈寬度沖調(diào)制原理，得到要的一定占空比脈沖寬度，推動開關(guān)功率管的開與關(guān)，經(jīng)變壓器耦合后得到恒定的輸出電壓。控制芯片的核心電路是pWM比較器，脈沖寬度調(diào)制信號就是由pWM比較器出現(xiàn)。芯片的控制速度、效率、功耗很大程度上都是由pWM比較器決定。文中設(shè)計并實現(xiàn)了一種新型高性能的開關(guān)電源電壓型pWM比較器，具有較低輸入失調(diào)電壓、轉(zhuǎn)換速率快、較低功耗和波形更陡。

圖2是電壓型pWM比較器工作波形，輸入三角波接在比較器的反向輸入端，誤差放大器的輸出信號送至比較器同相輸入端，經(jīng)放大后輸出pWM信號。

圖2pWM工作波形圖

pWM比較器電路設(shè)計

設(shè)計的pWM比較器電路原理圖如圖3所示。集成電路比較較器的性能要求是從響應(yīng)速度、輸入失調(diào)電壓、功耗和面積幾個方面來考慮的。

圖3pWM比較器電路圖

電路中VC為控制信號，是比較器的同相輸入端;VOS為振蕩器出現(xiàn)的鋸齒波信號，是比較器的反相輸入端;Vb作為電路中的偏置信號，供應(yīng)差分對管的偏置和有源負(fù)載;最后經(jīng)過反相器輸出脈沖寬度調(diào)制信號V0。圖3中三個電容是為計算延遲時間畫出的等效電容。

該電路用兩個尺寸完全一致的具有低驅(qū)動電流能力的pMOS管作為差分輸入管，它們分別控制兩個NMOS管M9和M10，當(dāng)VC電壓值較低時，M10的柵電壓較高，M9則處于臨界導(dǎo)通狀態(tài)，所以V0輸出高電平。圖中M8是為了防止M9柵電壓過高時電流過大所設(shè)置的。該電路是雙端輸入轉(zhuǎn)單端輸出的放大電路，經(jīng)差分放大后輸出的微弱信號，由于信號弱，輸出電壓擺幅小，加入了共源共柵放大電路，末級反相器是為了新增電路的負(fù)載能力。

系統(tǒng)輸入失調(diào)電壓

電路的輸入失調(diào)電壓是元器件參數(shù)值的不相同造成的，其中重要是兩個輸入管閾值電壓、導(dǎo)通電阻等差別出現(xiàn)的。為了減小工藝誤差對電路性能的影響，兩個輸入pMOS管的面積要做得很大，來補(bǔ)償摻雜濃度、溝道調(diào)制效應(yīng)、氧化層電荷密度等因素起伏的影響，本電路中采用輸入pMOS管的寬長比為300mm/6mm。

對系統(tǒng)輸入失調(diào)電壓的推導(dǎo)，假設(shè)電路完全平衡，即Vp的輸入能以和Vn輸入相同的方式傳送到輸出端。所以，M6、M7管完全匹配，M9、M10流過M5的電流被平分流過M6、M7。即：

從上面公式可見，在工藝參數(shù)一定的情況下，增益和失調(diào)電壓成反比，這就要求從幾個方面綜合考慮。相比之下，90倍的增益就已經(jīng)滿足要了。為了減小輸入失調(diào)電壓，可以縮小M6的寬長比。

經(jīng)仔細(xì)調(diào)整各個MOS管的寬長比，綜合仿真檢測，系統(tǒng)失調(diào)電壓僅為0.118mV。

比較器速度

電路的反應(yīng)速度與輸入信號差的絕對值有關(guān)，該絕對值越大，反應(yīng)速度也越快。該反應(yīng)速度還與偏置電壓有關(guān)，Vb電平很高時，差分對管流過的電流越小，對后級MOS管柵電容充放電的速度越小，比較器的反應(yīng)速度降低。當(dāng)Vb電平很低時，M11的偏置電壓也較低，同樣比較器的反應(yīng)速度要下降。

比較器速度是由給寄生電容和電路電容充放電電流大小確定的。圖3畫出了比較器的重要寄生電容。C1是由M2與M4的漏擴(kuò)散區(qū)造成的總耗盡電容;C2是由耗盡電容C1和柵源電容Cgs組成。

比較器的傳輸延遲重要是由三級延遲構(gòu)成，第一級延遲是VDO從靜態(tài)工作點跳變到第二級跳變點VTRp2所用時間。假設(shè)驅(qū)動第二級器件在跳變過程中大部分時間處于飽和區(qū)，近似認(rèn)為有一恒定電流驅(qū)動寄生負(fù)載電容。求得第一級延遲為：

第二級的延遲是在第一級延遲時間結(jié)束時輸出一個階躍變化的信號，從輸出任一電源跳變到下級跳變電壓的時間計算出來，因而確定第二級輸出速度。求得第二級延遲為：

同樣，第三級的延遲是由輸出反相器出現(xiàn)的，延遲時間的計算重要是根據(jù)輸入電壓上升到50%與輸出電壓下降到50%的時間延遲。

因此，電路的總延遲為：

電路的功耗

電路的功耗不僅與偏置信號Vb的電平有關(guān)，還與兩個進(jìn)行比較的信號電平值有關(guān)，具體為Vb電平越低，電路功耗越大;輸入的兩個信號電平越低，電路功耗也越大。

仿真結(jié)果分析

根據(jù)以上的分析和計算，本文采用1.2μmCMOS工藝的HSpICE模型參數(shù)，對該電壓型比較器性能進(jìn)行了幾個參數(shù)的仿真，電源電壓為3V。在仿真開始時，所有器件都取其最小值，仿真過程中，根據(jù)要和電路功能參數(shù)來調(diào)整。先確定i7之后，逐一調(diào)整M6和M7來滿足輸出電壓擺幅，使器件工作在飽和狀態(tài)。

根據(jù)圖3，pWM比較器的正端輸入是1MHz的鋸齒波信號，要求在-3db時頻寬要大于1MHz。調(diào)整后經(jīng)仿真得到pWM比較器小信號仿真波形，如圖4所示。增益達(dá)到了80db，在-3db頻寬接近1MHz，截至頻率大于100MHz。

圖4pWM比較器小信號波形

在圖3中，加入差分對管可提升轉(zhuǎn)換的速率，加快比較器的翻轉(zhuǎn)。在輸出3V時，上升時間約4ns，下降時間約5.5ns，完全滿足在1MHz工作頻率的高性能要求。

圖5是調(diào)整后整體電路的輸出仿真波形圖，從仿真輸出波形圖中可以看出，pWM波形較陡峭，穩(wěn)定性好，尖峰小，電路總功耗僅有618mW。

圖5pWM比較器輸出波形和輸入波形

結(jié)語

通過對整個pWM比較器總體電路結(jié)構(gòu)分析和計算，采用多路電流源代替?zhèn)鹘y(tǒng)的電阻負(fù)載，輸入采用差動放大電路，結(jié)合開關(guān)電源的最新設(shè)計技術(shù)，設(shè)計出一種新型開關(guān)電源電壓型pWM比較器。該電路可以作為一個模塊電路直接運用在開關(guān)電源的電壓型控制芯片設(shè)計中，提高設(shè)計芯片的整體性能和系統(tǒng)集成化。設(shè)計的電路在1.2mmCMOS工藝下實現(xiàn)，仿真結(jié)果表明，電路各項指標(biāo)達(dá)到了預(yù)期的要求。